الف – پرداخت وجه بحساب وب سایت ایران ترجمه(شماره حساب)ب- اطلاع جزئیات به ایمیل irantarjomeh@gmail.comشامل: مبلغ پرداختی – شماره فیش / ارجاع و تاریخ پرداخت – مقاله مورد نظر --مقالات آماده سفارش داده شده پس از تایید به ایمیل شما ارسال خواهند شد.
قیمت
قیمت این مقاله: 38000 تومان
(ایران ترجمه - Irantarjomeh)
توضیح
بخش زیادی از این مقاله بصورت رایگان ذیلا قابل مطالعه می باشد.
شماره
۶۵
کد مقاله
ELC65
مترجم
گروه مترجمین ایران ترجمه – irantarjomeh
نام فارسی
اندازه کردن مدارها، مستقل ازتکنولوژی و با استفاده از شبکه های عصبی، برای طراحی استاندارد پایه سلولی مدارهای مجتمع
نام انگلیسی
Technology independent circuit sizing for standard cell based design using neural networks REWIEW
تعداد صفحه به فارسی
۲۰
تعداد صفحه به انگلیسی
۷
کلمات کلیدی به فارسی
طراحی با کمک کامپیوتر، مدارهای مجتمع دیجیتال، شبکه های عصبی
کلمات کلیدی به انگلیسی
Computer aided design, Digital integrated circuits
Neural networks
مرجع به فارسی
دانشگاه فنی یلدیز، دپارتمان مهندسی الکترونیک و ارتباطات، استانبول، ترکیه، الزویر
مرجع به انگلیسی
Yildiz Technical University, Electronic and Communication Engineering Department, Besiktas, Istanbul, Turkey; Elsevier
کشور
ترکیه
پردازش سیگنال دیجیتال
اندازه کردن مدارها، مستقل ازتکنولوژی و با استفاده از شبکه های عصبی، برای طراحی استاندارد پایه سلولی مدارهای مجتمع
چکیده
این مقاله یک روش مبتنی بر شبکه های عصبی(NN) برای مدل سازی مشخصات زمانی دریچه های پایه ای مدارات مجتمع دیجیتال را معرفی میکند. این دریچه های پایه ای شامل NOT, NAND, NOR و XOR می باشند. روش مدل سازی که در اینجا ارائه شده است مستقل از فناوری، سریع، و دقیق می باشد که آن را مناسب برای شبیه سازهای مدار می نماید. در ابتدا، شبیه سازیهای موقت برای محاسبه زمانهای تاخیر ترانزیستورها، در ابعاد و ظرفیت های بار متفاوت، انجام شد. بدین منظور از پارامترهای فناوری AMIS 1.5 um, TSMC 0.25 um و TSMC 0.18 um در برنامه HSPICE استفاده گردید. این تاخیرهای زمانی به عنوان داده های ورودی شبکه های عصبی و ابعاد ترانزیستورهای مربوطه به عنوان داده های خروجی شبکه ها بکارگرفته شدند. سپس برای برآورد نمودن ابعاد ترانزیستور، دو ساختار شبکه عصبی، (MLP) پرسپترون چند لایه و شبکه عصبی پسروی کلی (GRNN) مورد مقایسه قرار گرفتند. MLP از میان ۱۲۰ داده تستی به ۹۱ نتیجه قابل قبول است یافت و GRNN به ۷۷ مورد. نکته مهم این است که شبکه های عصبی قادر به تعمیم نگاشت ورودی به خروجی و تخمین خروجی ها برای داده های جدید، که قبلا به عنوان داده های کوک کردن شبکه های عصبی مورد استفاده قرار نگرفته اند، می باشد. نتیجه اینکه، با استفاده از شبکه های عصبی و بدون اطلاع داشتن از پارامترهای فناوری SPICE ، میتوان اندازه دریچه های پایه ای مورد استفاده برای طراحی مدارهای مجتمع سلولی را، برای دستیابی به تاخیرهای زمانی مورد نظر، محاسبه کرد.
کلمات کلیدی: طراحی با کمک کامپیوتر، مدارهای مجتمع دیجیتال، شبکه های عصبی
اندازه کردن مدارها شبکه های عصبی مدارهای مجتمع
۱- مقدمه
روش بررسی طرح مدارهای دیجیتال به دانش فنی در حال توسعه بستگی دارد. روشهای آماری، الگوریتمهای ژنتیکی، دانش مبتنی بر سیستمها و شبکه های عصبی مصنوعی به طور گسترده در ابزار طراحی کامپیوتری برای طراحی مدار مورد استفاده قرار می‌گیرند[۴-۱]. تاکنون الگوریتمهای شبکه عصبی (NN) در زمینه های متعددی از مدلسازی برای توصیف مشخصات مدارهای میکروویو یا دستگاههای میکروالکترونیک مورد استفاده قرار گرفته اند [۴-۵]. همچنین شمار اندکی از پژوهشگران NN را برای پیش‌بینی خروجی های مدارهای مجتمع قیاسی و دیجیتالی در حین تغییر دادن ابعاد ترانزیستور مورد استفاده قرار می‌دهند. اما چند محقق تلاش نمودند تا ابعاد ترانزیستور را برای مدارهای مجتمع پایه ای پیش‌بینی نمایند، البته خروجی های DC و AC مدار به عنوان ورودیهای NN مورد استفاده قرار می‌گیرند.
یکی از رایج‌ترین سبکهای طراحی کاملاً مرسوم، طراحی مبتنی بر سلول استاندارد است. در این سبک از طراحی، تمام سلولهای منطقی که به طور عادی مورد استفاده قرار می‌گیرند، پس از توسعه یافتن و توصیف شدن در کتابخانه سلول استاندارد ذخیره می‌شوند. یک کتابخانه نمونه می‌تواند محتوی چند صد سلول شامل معکوس کننده ها، مدخلهای NAND، مدخلهای NOR، مدخلهای OAI، AOI کمپلکس (AND یا معکوس)، چفت های D و نیم واروها (فلیپ فلاپها) باشد. هر نمونه مدخل در چندین نگارش قابل اجرا است تا قابلیت کافی برای تحریک نمودن پهناهای خروجی مختلف فراهم گردد. هرسلول با اندازه های مختلف ترانزیستور، برطبق چندین طبقه بندی مشخصاتی متفاوت، مشخص شده است. این مشخصات شامل زمان تأخیر نسبت به ظرفیت بار، مدل شبیه سازی مدار، مدل شبیه سازی زمان بندی ، مدل شبیه سازی خطا، اطلاعات مکانی و مسیر سلول و داده های پوششی می باشد [۸].
پاسخگویی به درخواستها در زمینه طراحی مدارهای مجتمع چالشهای مهمی در بسیاری از زمینه ها به وجود آورده است؛ در عمل صدها نفر اعضای تیم درگیر توسعه یک محصول VLSI نوعی می باشند. وظایف آنها شامل گسترش تکنولوژی، ابزارهای CAD، طراحی تراشه، ساخت، بسته بندی، تست و کنترل کیفیت می باشد. اندازه کردن خودکار مدارهای مجتمع در سطح ترانزیستور نیز یک هدف تحقیقاتی در تجارت مکانیزه کردن طراحی الکترونیکی به شمار می‌رود. راه حلهای مختلف برای مسئله اندازه کردن مدار مجتمع در مقیاس ترانزیستوری که در تحقیقات علمی یافت می شوند، قابل تقسیم به سه طبقه اصلی است [۹]. تفاوت آنها در شیوه بکارگرفته شده برای جمع آوری اطلاعات مدار می باشد:
اندازه کردن بر اساس دانش: دانش یک طراح ماهر کسب میگردد و به عنوان برنامه طراحی یا مجموعه‌ای از قواعد که بعداً در حین اندازه کردن اجرا می‌گردند رمزگذاری می شود[۱۱،۱۰]؛
اندازه کردن بر پایه معادله: رفتار مدار در مدلی شامل مجموعه ای از معادله ها ذخیره میگردد. این معادله ها را میتوان با استفاده از آنالیز نمادین، به صورت خودکار یا دستی، استنتاج نمود [۱۳،۱۲]؛
اندازه کردن بر مبنای شبیه سازی: وضع و رفتار مدار با استفاده از شبیه سازیهای عددی SPICE در سطح ترانزیستور بدست می‌آید و اندازه کردن با استفاده از تکنیکهای بهینه سازی انجام میشود.
اندازه کردن مدارها شبکه های عصبی مدارهای مجتمع
۲- دیدگاه کلی درباره شبکه های عصبی
شبکه های عصبی مصنوعی مدلهای الکترونیکی ساده مبتنی بر ساختار عصبی مغز هستند که به طور اساسی از تجربه کردن می‌آموزند. در مدلسازی NN از مدارهای VLSI، معادله های پیچیده نیم رسانا مورد نیاز نیستند و مرحله استخراج پارامتر، که شیوه ای دشوار و زمان بر است نیز قابل حذف کردن است. NN مصنوعی مشتمل بر تعدادی عناصر اصلی بنام نورونها است. هر نورون مجموعه ای از ورودیها، ضرائب وزنی (به نام اوزان پیوندگاهی (سیناپسی)) و یک تابع فعال سازی است. نورونها لایه ها را تشکیل می‌دهند و از به هم اضافه شده لایه ها، یک لایه ورودی، یک لایه خروجی و تعدادی لایه میانجی انتخابی و لایه های مخفی شکل می‌گیرد. لایه ورودی از واحدهای حسگری ساخته میشود، این واحدها اطلاعات را از محیطشان جمع آوری می‌نمایند. لایه های مخفی تبدیل از فضای ورودی به فضای خروجی را اعمال می‌نمایند. برای کسب خروجی مطلوب به ازای هر ورودی معین، باید ضرائب از طریق آموزش دادن شبکه تعیین شوند. برای آموزش دادن شبکه، مجموعه هایی از ورودیها و خروجی های متناظر، از طریق یک الگوریتم آموزشی، به شبکه داده میشود. این فرآیند باید چندین دفعه تکرار شود تا خطای خروجی به حداقل برسد. اجرای هر مجموعه کامل یک دوره نامیده میشود.
۱-۲٫ پرسپترون چند لایه (MLP)
MLP ها با موفقیت برای مسائل دشوار و از طریق آموزش در الگوریتم نظارت شده مورد استفاده قرار گرفته اند، این الگوریتم به الگوریتم انتشار خطا به سمت عقب مشهور است. شکل ۱ ساختار MLP ساده را نشان می‌دهد، البته ورودیها و خروجی های شبکه عصبی نیز نشان داده می‌شوند.
این الگوریتم یادگیری تشکیل شده است از دو جهت حرکت در میان لایه های مختلف شبکه: جهتهایی به جلو و به عقب. در جهت به جلو، یک داده ورودی برای گره های ورودی شبکه استعمال میشود، و خطای آن لایه به لایه در میان شبکه منتشر میشود. سرانجام، مجموعه ای از خروجیها به عنوان پاسخ واقعی شبکه تولید میشود. در جهت به جلو، اوزان سیناپسی شبکه ها تغییر نمی‌کنند، در صورتیکه هنگام جهت‌گیری به عقب اوزان سیناپسی مطابق با قاعده تصحیح خطا دستخوش تغییر می‌شوند. پاسخ قطعی لایه خروجی از پاسخ چشم داشتی به طور کامل تفریق میشود تا یک سیگنال خطا تولید شود. سپس این سیگنال خطا در میان شبکه به عقب منتشر میشود[۱۷].
لطفا به جای کپی مقالات با خرید آنها به قیمتی بسیار متناسب مشخص شده ما را در ارانه هر چه بیشتر مقالات و مضامین ترجمه شده علمی و بهبود محتویات سایت ایران ترجمه یاری دهید.
