مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع – ایران ترجمه – Irantarjomeh

مقالات ترجمه شده آماده گروه برق – الکترونیک

مقالات ترجمه شده آماده کل گروه های دانشگاهی

مقالات

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

چکیده

در این مقاله یک مدار بازیابی پالس ساعت و داده‌ی هیبرید آنالوگ- دیجیتال (CDR) ارائه شده است که دارای رنج یا  محدوده  دنبال کردن زیاد و رزولوشن  فازی  و  فرکانسی  عالی می باشد. یک حلقه ی قفل فاز split-tuned، آنالوگ هشت فاز با اختلاف فاز های یکسان که نیاز یک مدار بازیابی پالس ساعت وداده و حلقه ی دیجیتال CDR برای تنظیم فازهای PLL می باشد، تولید می کند. PLL از این فازها برای پالس دهی غیرهمزمان استفاده می کند. این CDR برای دستیابی به رزولوشن فاز زیر پیکو ثانیه و رزولوشن فرکانسی بهتر از ۲ ppm مدولاسیون دلتا-سیگما را با PLL ترکیب می کند و همچنین از یک فیلتر دیجیتال درجه دو برای حلقه استفاده می کند. تراشه ی تست نمونه ی ساخته شده با تکنولوژی CMOS و ۰٫۱۸um دارای BER(Bit Error Rate) کمتر از ۱۰^-۱۲ و در فرکانس ۲Gbps مصرف توانی معادل ۱۴mw دارد. دارای رنج دنبال کردن ±۵۰۰۰ ppm و  ۲۵۰۰ ppm± به ترتیب در مدولاسیون های ۱۰KHZ و ۲۰KHz می باشد. این امر باعث می شود این CDR برای طیف گسترده ای از پالس ساعت ها کار کند.

کلمات کلیدی: مدار بازیابی پالس ساعت و داده، حلقه‌ی قفل فاز (PLL)، پالس ساعت طیف وسیع، درونیابی دیجیتالی فاز، دلتا- سیگما

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

مقدمه

پیشرفت و کوچک شدن تکنولوژی در ده‌های اخیر بسیار زیاد بوده و پیشرفت ‌های زیادی را در مدارات مجتمع دیجیتال حاصل کرده است. برای اینکه پیشرفت ICها سیستم کلی را بهتر کند، عملکرد مدارات ارتباطی کلی باید بهتر شود. برای پاسخ به نیاز روزافزون به پهنای باند ورودی-خروجی بزرگ، سیستم هایی مانند شبکه های کلیدزنی و رابط های حافظه-پروسسور از هزاران ارتباط  IO برای رسیدن به پهنای باند متراکم ورودی خروجی بالاتر از ۱۰۰GBPS بهره می برند.

یک بلوک دیاگرام ساده شده از چنین مدار IO در شکل ۱ نشان داده شده است.این مدار شامل یک فرستنده، یک کانال و یک گیرنده است. فرستنده داده را از طریق کانال  به گیرنده می فرستد. کانال می تواند یک مسیر روی مدار چاپی یا کابل کواکسیال باشد. از آنجایی که پالس ساعت در داده نهفته است، گیرنده باید هم پالس و هم داده را از داده‌ی سریال ورودی بازیابی کند.

طراحی چنین مداری مخصوصا بررسی و بهینه سازی چالش‌های مدارات بازیابی پالس ساعت و داده مانند رنج بازیابی محدود و دنبال کردن فاز و فرکانس ، جیتر پالس ساعت بازیابی شده و حساسیت به منابع نویزهای داخلی هدف این مقاله است.

معماری پیشنهاد شده از مدولاسیون دلتا سیگما و فیلتر حلقه ی دیجیتال درجه دوم استفاده می کند و بدون خراب شدن عملکرد نویز فاز رنج دنبال کردن (tracking) خوبی را حاصل می کند. به علاوه، این مدار از یک سری مدارات دیجیتال برای به دست آوردن فاز با رزولوشن بالا استفاده می کند. که این امر نیاز به یک مدار بازیابی فاز با رزولوشن بالا و حساسیت بالا نسبت به دما، ولتاژ و پروسه را مرتفع می سازد.

مدار بازیابی پالس ساعت و داده‌ی دو حلقه‌ای

یکی از معمول ترین معماری های مدارات CDR مدارات CDR دو حلقه ای می باشد که در شکل ۲ آورده شده است. این مدار از حلقه ی PLL و حلقه ی CDR یعنی حلقه ی جانبی مدار بازیابی پالس ساعت و داده تشکیل شده است.مدار PLL چندین فاز تولید می کند. این فازها توسط PI برای ایجاد یک شیفت فازی کنترل شده برای پالس ساعت بازیابی شده استفاده می شوند. خطای فاز کوانتیزه شده ی خروجی آشکارساز فاز Bang-Bang که ماشین (FSM)(ماشین حالت محدود) که PI را از طریق یک کلمه کنترل دیجیتالی کنترل می کند.فیدبک منفی حلقه CDR پالس ساعت بازیابی شده را به سوی وسط داده ی دریافت شده می راند.

B.Phase Averaging CDR

مدار بازیابی پالس ساعت و داده‌ی متوسط گیر

یک معماری بهبود یافته که توسط  آقای لارسون(۱۵) پیشنهاد شده رزولوشن فاز را افزایش می دهد و اثرات پرش های گسسته ی فازی را از طریق میانگین گیری کمتر می کند. بلوک دیاگرام CDR لارسون در شکل ۴ نشان داده شده است.

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

عملکرد کلی

بلوک دیاگرام معماری پیشنهادی در شکل ۶ نمایش داده شده است. دو المان اصلی CDR یکPLL  آنالوگ و یک CDR  دیجیتال است. کار اصلیPLL  تولید پالس ساعت‌های یکنواخت است که نمونه بردارهای گیرنده را درایو می کند.

۸ تا از این چنین فازها و نمونه بردارها وجود دارند که ۴ تا برای بازیابی پالس ساعت و ۴ تا برای بازیابی داده است. این ۸ خروجی نمونه بردار با ضریب ۴ برای رسیدن به سرعت مورد نیاز در مدار دیجیتال پایین آورده می شود. البته هزینه این مسئله از دست دادن مقداری از پهنای باند دنبال کردن است. در CDR های قبلی تأخیر اضافی که به خاطر Down-sampling اعمال می شود باعث افزایش  جیتر لرزشی می شود. به هر حال در CDR های متوسط گیر فاز تاخیر حلقه ی فیدبک بر پهنای باند محدودPLL تولید کننده‌ی فاز غالب است. یک آشکارساز فاز بنگ بنگ  ۳ سطح اطلاعات خطای فاز را تولید می کند. این کار از طریق دو سیگنال تأخیر و تقدم و یک بیشترین رای داده روی خروجی فیلتر ۳۲ بیت است. این خطای فاز توسط یک فیلتر دیجیتال شامل مسیر انتگرالی و تناسبی برای تولید ۱۴ بیت خروجی فیلتر، فیلتر شده است. یک کنترلر تمام دیجیتال که محسنات PLL های فیلتر کننده ی فاز را دارد به کار گرفته شده است. فیلتر حلقه ی ۱۴ بیتی خروجی توسط یک مدولاتور دلتا-سیگمای درجه ۲ به  سه سطح کوانیزه شده است. این سه سطح خروجی یک چرخاننده ی فاز را درایو می کند، که خروجی مدولاتور یعنی۱–۰و۱  را به ترتیب تأخیرهای فازی، بدون تأخیر و تقدم فازی تبدیل می کنند.

دنبال کردن فاز و فرکانس

پهنای باند دنبال کردن این CDR به دامنه ی فیلتر ورودی و فرکانس(مطابق رابطه ی ۲) وابسته است، این رابطه نشان می دهد که برای CDR های دو حلقه ای استخراج شده است، برای ساختار پیشنهادی هم معتبر است. این رابطه نشان می دهد که اگر فیلتر ورودی دامنه ی بزرگی داشته باشد یا اگر با فرکانس بالا تغییر نکند،Slew CDR کرده و در نتیجه فاز خروجی نمی تواند جیتر ورودی را دنبال کند در این ساختار مسیر انتگرالی در حلقه ی فیلتر بیشتر از پهنای باند دنبال کردنCDR می شود. در حضور یک خطای فاز بزرگ، آشکار ساز فاز بنگ بنگ overload شده و دنباله های طولانی از ۱ یا ۱- می دهد. انتکرال گیر این دنباله ادامه دار از خروجی یکسان را جمع می زند و VCO را به سمت قفل فرکانسی می برد در چیپ ساخته شده با بهره ی انتگرالی K_I برابر یک، حلقه ی انتگرالی فرکانس مرکز VCO را در پله های حدود ۲ppm جابجا می کند. رنج دنبال کردن  CDR ای که، رنج فرکانس های ورودی CDR را می توانند بدون از دست دادن حالت قفل طوری دنبال کنند برابر:

رنج قفل

قبلاً در مورد خواص دنبال کردن CDR پیشنهادی صحبت شد. به هر حال این تجزیه و تحلیل بر مبنای فرض حالت قفل CDR است وقتی CDR در حالت قفل نباشد و اگر اختلاف فرکانسی بین داده ی ورودی و فرکانس VCO کم باشد، یعنی اگر خطای فاز حاصل از خطای فرکانس با نرخی پایین تر از رنج دنبال کردن فاز مسیر تناسبی تغییر کند، قفل فازی روی خواهد داد. در نتیجه، رنج قفل به صورت زیر است:

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

تحلیل پایداری

ساختار پیشنهادی شامل دو حلقه ی فیدبک که PLLای در داخل CDRدیجیتال می باشد است . برای داشتن پایداری بدون شرط تحلیل هایی برای محاسبه ی میزان پهنای باندهای حلقه ها ارائه می شود .

پایداری PLLبعدا بحث می شود و این جا پایدار فرض شده است . طبیعت ذاتی غیر خطی  CDRدیجیتال، استفاده از تحلیل پایداری نمودار های نایکوئیست را برای سیستم های با حلقه‌ی غیرخطی را ناممکن می کند.

طراحی حلقه ی بازیابی پالس ساعت و داده ی دیجیتال

 این بخش جزئیات پیاده سازی حلقه ی CDRدیجیتالی را ارائه می دهد . بلوک دیاگرام یک حلقه ی بازیابی داده و پالس ساعت با جزئیات در شکل ۹ آمده است . درونیاب فاز مبتنی بر PLL, 8 پالس ساعت با فاصله ی یکسان را برای ۴ نمونه بردار داده و ۴ نمونه بردار لبه تأمین می کند. این چند فازه بودن ماکزیمم فرکانس پالس ساعت روی چیپ را به ۴/۱ فرکانس داده کاهش می دهد . ۸ نمونه , ۴ لبه و ۴ لبه داده به ۳۲ نمونه در دو مرحله ترکیب در فرکانس های نصف و ربع فرکانس دمالتی پلکس می شوند.

بلوک های سازنده  CDR      

حساسیت و تأخیر نمونه برداری های داده و لبه جلویی بیشترین سرعت کار CDR را تعیین می کند. نیاز به باز تولید سیگنال داده‌ی ورودی با دامنه کم و سرعت بالا به سیگنال خروجی ریل تا ریل طراحی نمونه بردارها را سخت کرده است. یک جفت نمونه بردار مبتنی بر تقویت کننده‌ی حساس که به صورت سری وصل شده اند .

شکل ۱۰ a-در این طراحی به کار گرفته شده است. شماتیک مداری تقویت کننده ی حساس (SA)  در شکل ۱۰٫b نشان داده شده است. زمان بازیابی داده و حساسیت پارامتر های مهم نمونه برداری داده و لبه است و تقویت کننده های حساس سری (شکل ۱۰a-) زمان ارزیابی داده را توسط جدا کردن پریودهای ارزیابی تقویت‌کننده‌های حساس SA1,SA2 افزایش می‌دهد. حساسیت با کمینه کردن افت SA1 توسط بزرگ کردن سایز ترانزیستورهای ورودی و جانمایی محتاطانه که هم عدم تشابه بین ترانزیستورها را از بین می‌برد و هم Cp,CL را کم می‍کند, بهتر می شود. به اضافه ترانزیستورهای ورودی SA2 برای بهتر کردن سرعت باز تولید SA1 کوچک انتخاب می‌شوند و یک لچ متقارن برای کمینه کردن هیسترزیس در تقویت‌کننده حساس طبقه‌ی سوم استفاده می‌شود .

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

مالتی پلکسر کلید زنی فاز بدون قلیچ

عملکرد بر پایه ی کلید زنی فاز بدون قلیچ پالس ساعت می باشد که از طریق مقسم به PFD فیدبک می شود. در یک پیاده سازی واقعی به هر حال قلیچ می تواند در خروجی مالتی پلکسر فاز اتفاق افتاده و PLLرا به بیرون از حالت قفل ببرد و باعث خطا در عملکرد کلی  CDR شود. این مسئله در شکل ۱۲ نشان داده شده است. وقتی فیدبک پالس ساعت فعلی به یک فاز جلوتر در ناحیه‌ی سایه‌دار منتقل می‌شود، جایی که دو فاز پالس ساعت مقادیر متفاوتی می‌گیرند، یک قلیچ روی فاز انتخاب شده اتفاق می‌افتد. همان طور که روی شکل موج  Φ_OUT علامت زده شده است . این قلیچ خطای فاز بزرگی را به PLL وارد می کند. و در نهایت جیتر بزرگی در پالس ساعت بازیابی ایجاد کرده و یا حتی  PLLرا از حالت قفل بیرون می برد. در کاربردهای دیگر کلید زنی فاز مانند مقسم های فرکانس بالا با استفاده از زمان خیر زیاد برای سیگنال کنترل یا با هم زمان کردن سیگنال کنترل با پالس ساعت فیدبک یا با آخرین فاز از قلیچ‌ها اجتناب می شود. زمان های خیز زیاد نسبت به تغییرات پروسه حساس می‌باشند و مراحل دوباره‌ی همزمان سازی سیگنال کنترل در یک روش خیز فوروارد برای جلوگیری از قلیچ استفاده می شود . با وجود این که این روش خوبی است ولی وقتی برای کلید زنی ۸ فاز به کار گرفته می شود سطح و توان زیادی می گیرد .

طراحی حلقه‌ی قفل فاز

مهم ترین چالش در طراحی  PLLها در تکنولوژی‌های زیر میکرون حساسیت به نویز بد آن ها به خاطر بهره‌ی بالای VCO می باشد. با پیشرفت تکنولوژی فرکانس بهره ی واحد  f_T ترانزیستور ها بسیار زیاد می شود . در هر صورت این کوچک شدن و کم شدن ولتاژ تغذیه را هم برای افزایش اطمینان ترانزیستور ها به همراه دارد . در اثر این دو کوچک شدن، VCO طراحی شده در تکنولوژی جدید تر برای کاربرد در رنج فرکانسی زیاد، بهره‌ی بسیار بزرگی خواهد داشت .

در چنین اسیلاتور هایی کاهش بهره , به قیمت کاهش رنج فرکانس عملکرد به دست می آید. بلوک دیاگرامی یک split-tund pLL که بده بستان های بین رنج عملکرد و گین  VCOرا از بین می برد در شکل ۱۵ نشان داده شده است. این ساختار به طور هم زمان رنج عملکرد وسیع و کاهش  بهره‌ی  VCO را به همراه دارد. این  PLLاز یک آشکار ساز فاز و فرکانس , یک مبدل سطح , یک پمپ بار و یک حلقه ی فیلتر متشکل از یک شبکه  RC، یک انتگرال  G_m-C_I، دو مبدل ولتاژ به جریان و یک  VCOکنترل شده با جریان ۴ طبقه که با ورودی های مجزای با بهره ی بالا و پایین و یک مقسم در مسیر فیدبک تشکیل شده است.  PFDفرکانس و فاز کلاک مرجع را با فرکانس و فاز کلاک فیدبک برای تولید خروجی خطا به فرم پالس های دیجیتالی بالا و پایین مقایسه می کند. سطح ولتاژی این پالس‌های خروجی تغییر داده می شود تا پیش خورد کلاک به داخل پمپ بار را کمینه کند. در سمت بار پالس های  UP/DN را به جریان آنالوگی که توسط فیلتر پسیو حلقه به ولتاژ تبدیل می شود ترجمه می کند. خروجی فیلتر حلقه به عنوان ولتاژ کنترلی  fineاستفاده می شود. یک حلقه دنبال کننده فرکانس جدا کننده از ولتاژ دو سر خازن فیلتر حلقه‌ی  C₁انتگرال گرفته و  VCOرا به سمت قفل فرکانسی می برد. انتگرال گیر به صورت یک فیلتر G_m-C₁درجه اول پیاده سازی می شود . توجه داشته باشید که حلقه‌ی  Coarseهم بدون در نظر گرفتن فرکانس کاری , خروجی پمپ بار را به ولتاژ از قبل معین شده‌ی ،V_ref ، بایاس می‌کند .

تحلیل پایداری PLL

پایداری این  PLL  split-tunedبا وجود حلقه‌ی اضافی تنظیم حلقه‌ی  Coarseپیچیده است. در واقع این PLL مانند یک حلقه کنترلی درجه ۴ رفتار می کند و در نتیجه تضمین پایداری بدون قید وشرط نسبت به PLL های قبلی درجه ۳ سخت تر است. به هر حال تحلیل پایداری با استفاده از روش های قبلی ممکن است. بهره‌ی حلقه  PLLمی تواند به صورت مجموع بهره های حلقه‌ی Coarse و مسیر های  Fineبه صورت زیر است :

تحلیل نویز حلقه‌ی قفل فاز

در طراحی یک حلقه قفل فاز، نویز از مهم‌ترین چالش هاست. منابع سورس داخلی و خارجی مانند نویز حرارتی، نویز فلیکر، خطای کوانتیزاسیون شکل گرفته شده‌ی  DSMو تداخل‌هایی که از نویز منبع یا بدنه حاصل می شوند، به صورت تغییر نقطه‌ی گذر از صفر ظاهر می شود و به نام جیتر پالس ساعت معروف است و باعث بدتر شدن  BER گیرنده می‌شود. در نتیجه کم کردن نویز فاز خروجی  PLLبسیار پراهمیت است. یک مدل سیگنال کوچک از  PLLکه تمام منابع سورس نویز PLL را نشان می دهد در شکل ۱۷ نشان داده شده است. هر کدام از منابع با چگالی طیف توان  PSDمتناظرشان نشان داده شده‌اند. برای مثال  PSDنویز جریان خروجی پمپ بار و PSDنویز ولتاژ مقاومت فیلتر حلقه با  S_iCP,S_vRz جایگزین شده‌اند. PSD نویز شبکه فیدبک، نویزهای مقسم، مالتی پلکسر انتخاب کننده‌ی فاز و بافرهای انتخاب شده برای خروجی MUX را مدل می‌کنند.

بلوک‌های سازنده‌ی PLL

توضیحات بلوک‌های سازنده PLL در این قسمت آورده شده است. آشکارساز فاز و فرکانس یک معماری پر استفاده سه حالته به کار گرفته وبا استفاده از ساختار مبتنی بر لچ پیاده سازی شده است. دو  این اینورتر پشت به پشت در خروجی برای داشتن سیگنال UP وDN  کاملا دیفرانسیلی به کار می رود. تغییر دهنده‌های سطح (SHFT) با استفاده از تقویت کننده های سورس مشترکی که توسط یک تقویت کننده به صورت دیودی وصل شده اند پیاده سازی می شود.

نتایج تجربی

یک تراشه ی نمونه در تکنولوژی CMOS و ۰٫۱۸um ساخته شده و نمای تراشه ی ساخته شده در شکل ۲۴ آمده است.

نسبت بزرگی از سطح PLL توسط خازن انتگرال گیر CM-CI گرفته شده است.سطح اشغالی توسط تراشه ۰٫۸mm² می باشد. بسته بندی پلاستیکی استاندارد ۶۴ PIN TQFP برای این تراشه استفاده شده است. داده و پالس ساعت بازیابی شده با یک داده ی ورودی ۲Gbps در شکل ۲۵ آورده شده است. BER اندازه گیری شده بهتر از ۱۰^-۱۲  است. رنج دنبال کردن اندازه گیری شده برای CDR،  هنگامی که پالس ساعت مرجع PLL با یک موج مثلثی ۲KHz مدوله شده بهتر از ±۲۵۰۰ ppm است.

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع

خلاصه و نتیجه گیری

یک معماری CDR هیبرید آنالوگ و دیجیتال با رنج دنبال کردن گسترده که توانایی کار در رنج فرکانسی وسیعی می باشد ارائه شده است. طرح پیشنهادی تکنیک های زیر را به کار گرفته است: یک PLL آنالوگ split-tuning ،که بده و بستان رنج وسیع عملکرد وگین پایین VCO را از بین می برد ، یک مبدل ولتاژ به جریان که اثرات تغییرات مقاومت فیلتر حلقه در حین کار حلقه ی PLL رااز بین می برد و یک مدولاتور دلتا-سیگما در حلقه ی CDR دیجیتال که خروجی فیلتر نویز کوانتیزاسیون را به فرکانس بالا سوق می دهد را truncate می کند.

تکنیک های شکل دهی موج و فیلتر کردن فاز برای بدست آوردن رزلوشن فاز و فرکانس بالا در CDR های دیجیتال مناسب اند. استفاده از یک فیلتر درجه دوی دیجیتال در شرایطی که داده ی ورودی با موج مثلثی ۲۰KHz مدوله شده است، CDR را قادر به رنج دنبال کردن بهتر از ±۲۵۰۰ ppm می کند.

تکنیک های طراحی پیشنهادی توسط نمونه تراشه ی ساخته شده اعتبار سنجی شده است.

مدار بازیابی پالس ساعت و داده با محدوده دنبال کردن وسیع