ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری

ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری – ایران ترجمه – Irantarjomeh

مقالات ترجمه شده آماده گروه برق – الکترونیک

مقالات ترجمه شده آماده کل گروه های دانشگاهی

مقالات

ابزاره‌های چند گیتی و کاربرد در گره تکنولوژی ۳۲ نانو متری و فراتر از آن

چکیده

بواسطه کنترل محدود اثرات کانال کوتاه، نشت بالای پیوند بواسطه تونلینگ باند به باند و نوسانات آماری V_T افزایش یافته شدید، روال مقیاس‌بندی MOSFETs بالک تخت بعنوان یکی از معضلات فزاینده برای هر گره تکنولوژی بشمار می‌آید. نقشه راه ITRS اینگونه پیش‌بینی کرده است که از گره تکنولوژی ۳۲ نانومتری به بعد، ابزاره‌ها بالک تخت دیگر بیش از این قابلیت حاصل آوردن ضروریات مرتبط با نشت بصورت دقیق را نداشته و بر این مبنا لازم است تا از ابزاره‌ها چند گیتی استفاده شود. در این مقاله، شایستگی بهره‌گیری از ابزاره‌ها چند گیتی مبتنی بر – FinFET برای تکنولوژی ۳۲ نانو متری و فراتر از آن مورد بررسی قرار می‌گیرد. صرفنظر از مزیت‌های چنین موضوعی، برخی از چالش‌های تکنولوژیکی نیز مورد مطالعه قرار خواهند گرفت.

ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری

۱- مقدمه

ابزاره‌ها چند گیتی مبتنی بر – FinFET (MuGFET) در خلال دهه اخیر موضوع مورد بحث بسیاری از کتابهای انتشار یافته بوده است. مزیت این ابزاره‌ها بسیار مشهود می‌باشد: اثرات کانال کوتاه کاهش یافته، جریانهای نشتی، نوسانات ناخالصی یا آلاینده (dopant) V_T و تحرک احتمالی بیشتر بواسطه وجود کانالهای خالص. اخیرا، این موضوع نیز نشان داده شده است که چنین ابزاره‌های را می‌توان برای مدارهای مجتمع در مقیاس بزرگ بکار برد و علاوه بر این مدارهای MuGFET دیجیتال نیز قابلیت نشان دادن عملکرد عالی در مقایسه با ابزاره‌ها بالک تخت را خواهند داشت. در بخش اول این مقاله، مزیت‌های استفاده از MuGFET از نکته نظر عملکرد ذاتی ترانزیستور  مورد  بحث قرار خواهد گرفت. چالش‌های تکنولوژیکی در این عرصه نیز در ادامه مبحث جاری مطرح خواهد شد. قسمت آخر بطور اختصار، خلاصه‌ای از عملکرد مدارهای ساخته شده بوسیله تکنولوژی MuGFET را مورد بحث قرار خواهد داد.

ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری

۲- مزیت‌های ابزاره‌های MuGFET

شکل ۱ تصویر میکروسکوپ الکترونی پویشی (SEM) از یک ترانزیستور MuGFET معمولی را نشان می‌دهد. این ابزاره شامل کانالی است که در یک زایده یا فین Si       (Si fin) و گیت خود همراستا تشکیل شده و اطراف fin  Si نازک را پوشانده است. در این ابزاره، شار جریان بصورت افقی خواهد بوده و در عین حال حایلهای فین Si حک یا قلم زنی خشک (dry-etched ) بعنوان کانال‌های رسانا عمل می‌نمایند. بواسطه این حقیقت که چنین گیتی در اطراف یک فین کوچک قرار گرفته است، کنترل الکترو استاتیک این گیت بر روی کانال ارتقاء یافته و منجر به مصونیت بهتر در برابر اثرات کانال کوتاه (SCE) خواهد شد.

بر این مبنا، پهنای فین بعنوان یک پارامتر حیاتی در طراحی ابزاره‌های MuGFET بشمار می‌آید. شکل ۲ نشان دهنده آن است که مقیاس بندی پهنای فین باعث کاهش دیواره درین القا شده (BIBL) برای ابزاره‌های کانال کوتاه خواهد شد. پهنای فین بر مبنای وضعیت قابل کنترل مورد نیاز SCE مشخص می‌شود و بنابراین می‌توان آن را از طریق طول گیت هدف (L_GATE) نیز تعیین نمود. برحسب نوع ساختار MuGFET تحت بررسی (گیت-امگا، گیت-Pi، گیت-Tri…) ضریب طول گیت L_GATE به پهنا فین W_FIN  می‌تواند از ۵/۱ تا ۲ متغیر باشد. همانگونه که در (۶) و شکل ۳ نشان داده شده است، مقیاس پذیری متناسب کاهشی بسمت ۳۰-۲۵ نانومتر L_GATE را می‌توان حاصل نمود. این  نتایج به وضوح نشان دهنده آن می‌باشند که لازم خواهد بود تا پهنای فین را به زیر ۱۰ نانومتر تقلیل داد که خود بعنوان چالشی مطرح می‌‌باشد که در پاراگراف بعدی مورد  بحث قرار خواهد گرفت.

ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری

۳- چالشهای تکنولوژیکی

ساخت MuGFET بدنبال فرآوری Si، بصورت کاملا متعارف، می‌باشد. با این وجود، مراحل چنین فرآیند خاصی نیازمند بهره‌گیری از محدودیت‌های بیشتری می‌باشد، نظیر کنترل ابعاد بحرانی فین(CD). پس از آن، ماژولهای فرآیند جدید نظیر رشد همبافته Si (SEG) مورد نیاز خواهد بود.

شکل ۱٫ تصویر SEM ابرازه MuGFET معمولی، نشان دهنده چندین فین بصورت موازی و گیت که بر فراز فین‌ها قرار گرفته است.

شکل ۲٫ DIBL بعنوان تابع طول گیت برای پهناهای مختلف فین؛ ابزاره‌های nMOS نشان داده شده‌اند.

در بخش بعدی این مقاله چالشهای تکنولوژیکی مرتبط با فرآوری ابزاره‌های MuGFET ارائه خواهد شد. مباحثی نظیر مقیاس بندی ابزاره‌ها، میزان سازی تابع کار، مقاومت دسترسی و مهندسی تغییر شکل و ابعاد مورد بحث قرار خواهد گرفت.

…

۱-۳٫ پهنای فین  و مقیاس بندی چگالی

یکی از چالش‌های موجود در زمینه جامعیت MuGFET بوجود آمدن فین ‌هایی به پهنای ۵ الی ۱۰ نانومتر می‌باشد، که برای حاصل آوردن سودمندی کامل از کنترل کانال کوتاه ابزاره‌های گیت مدنظر خواهند بود. این فین ‌ها معمولا بوسیله لیتوگرافی نوری و قلم زنی خشک مشخص و تعریف می‌شوند. وابسته به طرح ابزاره (فین ‌های مستقل، فین‌های واحد، فین ‌ها همراه با یک سورس بزرگ و پد‌های درین) بهینه‌سازی روالهای تثبیت لیتوگرافی به منظور کنترل پهنای فین لازم خواهد بود (۷). این امر نیازمند توسعه یک روال مبتنی بر مدل اصلاح مجاورت نوری (optical proximity correction) (OPC) می‌باشد که برای MuGFET یک مضمون بسیار خاص تلقی می‌گردد. با در نظرگیری پهنای فین هدف ۱۰ نانومتری و اجازه جهت حاصل آوردن حداکثر شیفت یا تغییر در پهنای فین به میزان ۱۰% حداکثر تغییر V_T در L_G=20 نانومتر کوچکتر از mV70، حاصل شده که به معنای آن می‌باشد که در سطح لیتو (litho ) تنها یک واریانس CD لیتو ۵/۱% قابل اکتساب خواهد بود که در این زمینه یک بایاس حکاکی خاص و ثابت (در این خصوص ۶۰ نانومتر) در نظر گرفته می‌شود. این امر بعنوان یک ضرورت صرف در سطح لیتو بشمار خواهد آمد. با این وجود، چنین موردی در نظر می‌گیرد که گوناگونی W_FIN دلیل اصلی تغییرپذیری V_T خواهد بود. در (۶) این نکته نشان داده شده است که برای گیت‌های کوتاه، قابلیت تغییر V_T بطور عمده تحت تاثیر تغییر یا واریانس L_GATE می‌باشد. این نکته دوباره در شکل ۴ نشان داده شده است، جاییکه وابستگی VT__lin بر پهنای فین و L_GATE نشان داده شده است. برای گیت‌های کوتاه (کوچکتر از ۷۰ نانومتر)، وابستگی W_FIN بر VT__lin به میزان تعجب ‌برانگیزی ضعیف می‌باشد. برای گیت‌های درازتر، افزایش VT__lin قوی مشاهده شده است، که مخصوصا برای فین های باریک این نکته محرز خواهد بود. این افزایش را می‌توان در ارتباط با نوسانات پهنای فین دانست، همانگونه که بوسیله شبیه سازیهای مونت کارلو برحسب محدودیت کوآنتومی مشخص شده است. تنها برای گیت‌های دراز و فین باریک  V_T تحت تاثیر قابلیت تغییر پذیری پهنای فین در محدوده ـ ماتریس خواهد بود.

…

۲-۳٫ مهندسی تابع کار

تنظیم ولتاژ آستانه در ابزاره‌های تخت از طریق افزایش یا کاهش کاشت کانال و با بهره‌گیری از تکنیک کاشت هاله برای طولهای گیت کوتاه، مشخص نمودن مقیاس دی‌الکتریک گیت یا استفاده از یک گیت فلزی جهت تنظیم تابع کار اعمال خواهد شد. در مورد ابزاره‌های MuGFET، تهی سازی کامل فین باعث خواهد شد تا تنظیم ولتاژ آستانه و روال تنظیم با کاشت بسیار مشکل شود (۱۰) جاییکه، آلایش فین به راحتی قابلیت تنظیم V_T برای ابزاره‌های فین پهن را خواهد داشت، تاثیر این کاشت به میزان قابل توجهی برای فین های نازک تقلیل خواهد یافت (شکل ۶). ولتاژ آستانه برای ابزاره‌ها با W_FIN = 35 nm در حدود صفر می‌باشد و به نظر در برابر آلایش فین غیر حساس است. بعد از آن، در صورتی که میزان زیادی از آلایش فین وجود داشته باشد باعث خواهد شد تا ابزاره‌ مدنظر در معرض گوناگونی‌ها مرتبط با پهنای فین قرار گیرد. بنابراین اعمال تنظیم تابع کار با گیت فلزی جهت تثبیت V_T در ابزاره‌های MuGFET لازم خواهد بود.

…

۳-۳٫ مقاومت دسترسی

برای گره تکنولوژی ۳۲ نانومتری، پهنای فین کوچکتر از ۱۰ نانومتر جهت حفظ رفتار کانال کوتاه متناسب همانگونه که در بخش ۲ تشریح شد مورد نیاز می‌باشد درست همانند (FD SOI) SOI کاملا تهی شده جاییکه لایه‌های Si فوق نازک جهت حاصل آوردن کنترل الکترواستاتیک متناسبی مورد نیاز می‌باشند، مقاومت دسترسی در ابزاره‌‌های فین باریک بسیار بالا می‌باشد (۱۴). مقاومت تماسی بطور معمول از طریق اعمال رشد همبافته انتخابی (SEG) Si بر روی محلهای سورس و درین کاهش می‌یابد. فراهم آوردن مساحت Si بیشتر باعث افزایش مساحت تماسی شده و در عین حال سبب کاهش ترکیب بیش از حد دو ظرفیتی سیلیکون (سیلیسیداسیون) می‌گردد که در فین‌های مقیاس بندی شده رخ می‌دهند. مشکل آخری برای nMOS در مقایسه با pMOS شدیدتر خواهد بود چرا که آلایش‌های نوع- p نظیر B غالبا باعث تاخیر Ni – سیلیسیداسیون می‌شوند. این امر در شکل ۸ نشان داده شده است، جاییکه ضخامت NiSi پیش‌بینی شده بعنوان تابع W_FIN مشخص گردیده است. ضخامت NiSi بر روی نواحی نوع- n بطور کلی ضخیم‌تر از مورد مشابه بر نوع – p خواهد بود. علاوه بر این، افزایش شدید در ضخامت، به هنگامی که نسبت به مقیاس بندی W_FIN در زیر ۳۵ نانومتر اقدام می‌شود، رخ خواهد داد که منجر به سیلیسیداسیون کامل فین خواهد شد. مصرف چند جهت Si در طی سیلیسیداسیون و مقدار محدود Si موجود بعنوان دلایل اصلی این مشکل بشمار می‌آیند. به هنگامی که Ni بعنوان گونه نشر بشمار می‌آید، به دنبال Si موجود گردیده تا NiSi را تشکیل دهد. بعلاوه، نقص‌های باقی مانده از کاشت‌های گسترش یافته و کاملا ناخالص درین/ درین و همچنین بلورین شدگی مجدد ممکن است سبب لوله‌ کشی موضعی NiSi به سمت کانال شود.

…

۴-۳٫ مهندسی تغییر شکل (ارتقای عملکرد ابزاره‌ها در نیمه رسانا‌ها)

به منظور حاصل آوردن ضروریات دقیق برای جریان تحریک جهت گره تکنولوژی ۳۲ نانومتری و بالاتر، تکنیک‌های مهندسی تغییر شکل (Strain engineering)، که هدف از آن ارتقای عملکرد ابزاره‌ها در نیمه رسانا‌ها می‌باشد، مورد نیاز می‌باشند. مخصوصا ابزاره ضعیف‌تر nMOS نیازمند بهره گیری از این استراتژی مهندسی می‌باشد تا بدینوسیله تحرک کانال بالاتری را حاصل نماید. علاوه بر این، الگو سازی فین بوسیله قلم کاری یون واکنشی (RIE) منجر به سختی افزایش یافته حایل‌ها خواهد شد و بنابراین سبب کاهش تحرک کانال می‌شود.

…

ابزاره‌های چند گیتی و کاربرد در  گره تکنولوژی ۳۲ نانو متری و فراتر از آن

۴- عملکرد مدار

فرآیند ایزولاسیون آزاد عایق گودال کم عمق (STI) برای ابزاره‌های MuGFET بر روی SOI اجازه ساخت SRAMهای دارای چگالی بالا را خواهد داد (شکل ۱۱). سلولهای SRAM با ابعاد تقلیل یافته تا  (۲۲) و حتی  (۲۳) نشان داده شده‌اند. سلول آخری، دارای یک پشته گیت مبتنی بر- TaN می‌باشد، که معرف یک حاشیه اغتشاش با استاتیک بالای mV216 در V1 و ابزاره‌های دارای L_GATE = 37 nm می‌باشد. در عین حال، OPC ارتقا یافته برای کنترل CD همراه با جامعیت SRAM و مدارهای منطقی نیز مورد مطالعه قرار گرفت.

…

ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری

۵- نتیجه‌گیری

ترانزیستور MuGFET که مطالعات گسترده‌ای بر روی آن انجام شده است، بعنوان یک معماری چند گیتی شناخته شده است و از پتانسیل مقیاس بندی فراتر از گره تکنولوژی ۳۲ نانومتری برخوردار است. در این مقاله مزیت‌های این ابزاره‌ها و برخی از چالش‌های مرتبط با بکارگیری آنها بصورت مجتمع مورد بحث قرار گرفته است. علاوه بر این، پتانسیل این مولفه‌ها در زمینه بهره گیری آنها در ابزاره‌های مجتمع با مقیاسی بزرگ نیز بصورت اختصار مورد مطالعه قرار گرفته است.

ابزاره‌ های چند گیتی گره تکنولوژی ۳۲ نانو متری