یک جمع کننده Kogge-Stone

یک جمع کننده Kogge-Stone با قابلیت تحمل خطا و سربار اندک جدید با استفاده از زمان بندی تطبیقی ساعت – ایران ترجمه – Irantarjomeh

مقالات ترجمه شده آماده گروه برق – الکترونیک

مقالات ترجمه شده آماده کل گروه های دانشگاهی

مقالات

یک جمع کننده Kogge-Stone

یک جمع کننده Kogge-Stone با قابلیت تحمل خطا و سربار اندک جدید با استفاده از زمان بندی تطبیقی ساعت

چکیده

با توجه به آنکه اندازه نما ترانزیستورها روز به روز کوچکتر شده و بنابر این ساخت آنها با چالش روبرو می گردد. بر این مبنا در فرایندهای تولیدی اقدام به دنبال نمودن مراحل اصلاحی مختلف طراحی- برای – ساخت (DFM) می شود تا آنکه از پل های shorts/opens جلوگیری به عمل آید. با این وجود، امکان حذف کامل چنین نقص هایی وجود ندارد. در صورتی که واحدهای اضافه ای جهت جایگزینی بخش های ناقص وجود نداشته باشند، چنین معضلاتی سبب بروز اتلاف در بازدهی سیستم می شود. در این مقاله، ما نسبت به ارائه یک تکنیک تحمل خطا/ خرابی جهت متوازن سازی افزونگی موجود در مدارهای عادی دارای سرعت بالا نظیر جمع کننده Kogge-Stone (KSA) اقدام می نماییم. به واسطه ویژگی ها و سرعت آن، KSA به صورت گسترده ای در طراحی ALU به کار گرفته می شود. در KSA اعداد نقلی با استفاده از رویه های محاسباتی موازی به گونه سریعی محاسبه می شوند. فناوری ما بر مبنای این حقیقت می باشد که اعداد نقلی زوج و فرد به صورت دو به دو ناسازگار می باشند. بنابراین، یک عیب حتی در بیت زوج  قابلیت خراب نمودن خروجی های جمع زوج را داشته در حالی که جمع های فرد به  صورت  صحیح  محاسبه می شوند (و بالعکس). به منظور بهره گیری موثر از ویژگی ذکر شده فوق KAS با توجه به وجود نقص ها، ما نسبت به انجام عمل جمع در دو سیکل ساعت اقدام می نماییم. در سیکل- ۱، یکی از مجموعه های صحیح بیت ها (زوج یا فرد) محاسبه شده و در ریجسترهای خروجی ذخیره می شود. در سیکل- ۲، عملوندها به میزان یک بیت جابجا شده و مجموعه های باقیمانده بیت ها (زوج یا فرد) محاسبه و ذخیره می شوند. این امر به ما اجازه خواهد داد تا نسبت به تحمل خرابی به قیمت تنزل کلی سیستم اقدام نموده و در عین حال قابلیت حفظ فرکانس و بازده بالا را داشته باشیم. تکنیک پیشنهادی قابلیت تحمل هر تعداد از معایب، تا زمانی که آنها محدود به بیت های زوج یا فرد باشند (و نه هر دو مورد)، را خواهد داشت. متعاقبا، این تکنیک برای هر نوع از مدل معیوب قابل کاربرد خواهد بود (شامل عیوب مانده-در (ایستا در)، پل زنی، opens/shorts کامل). ما نسبت به انجام شبیه سازی هایی بر روی یک KSA 64 بیتی با استفاده از ابزاره های ۱۸۰ نانومتری اقدام نمودیم. نتایج معرف آن می باشند که تکنیک پیشنهادی سرباری کمتر از ۱% را ببار می آورد. توجه داشته باشید که در اینجا با تنزل بسیار اندک کارکرد کلی سیستم (<0.3%) برای جمع کننده های بدون خطا روبرو می باشیم. تکنیک پیشنهادی از الاکلنگ ها یا فیلپ فلاپ های اسکن موجود برای ذخیره سازی و عملیات جابجایی جهت به  حداقل رسانی سربار مساحت/ عملکرد استفاده می نماید. در نهایت، تکنیک پیشنهادی در یک پردازنده سوپراسکالر مورد استفاده قرار می گیرد، که در آن جمع کننده معیوب دارای الویت کمتری در مقایسه با جمع کننده های بدون عیب می باشد تا بدین وسیله قابلیت کاهش مشکلات مربوط به تنزل عملکرد کلی سیستم به وجود آید. آزمایشاتی با استفاده از یک سیستم اسکالر ساده برای یک خط لوله سوپر اسکالر (با چهار جمع کننده صحیح) انجام گردید که معرف تنزل کلی ۵/۰درصد با توجه به وجود یک جمع کننده معیوب می باشد.

کلمات کلیدی: مانده در خطاها (ایستا در خطاها) ، جمع کننده تحمل خطا، زمان بندی تطبیقی ساعت، جمع کننده Kogge-Stone، زمان بندی

یک جمع کننده Kogge-Stone

۱- مقدمه

لیتوگرافی زیر- طول موج، ناهمواری لبه خط (LER)، پولیش / صیقل کاری شیمیایی- مکانیکی (CMP) حکاکی / قلم زنی و موارد دیگر سبب بروز تغییرات زیادی در ترانزیستورها و هندسه آنها خواهد شد. این گوناگونی ها سبب تغییر استحکام ترانزیستورها (به صورت سیستماتیک و همچنین تصادفی) شده و بعلاوه موجب بروز تغییراتی در تاخیرهای مسیر می شوند. تولید موارد حساس با توجه به مسایلی چون الگو بندی ضعیف، ناحیه فلزی باریک، از دست دادن سلیساید بین فلز و موارد دیگر همگی در بردارنده پروسه ای تحت عنوان پل زنی مقاومتی در مدار می باشد. چنین مسیرهای مقاومتی در ترکیب با نقص های تاخیری بواسطه  گوناگونی ممکن است سبب بازداشتن یک گره از سوییچینگ / راه گزینی شود. با توجه به محدودیت اکید زمانبندی و مواد کمکی کمتر، این راه گزینی تاخیری عملکردی همانند مانده – در ۰ یا مانده- در ۱  خواهد داشت. رفتار مشابه برای نقص های خطای ایستا / باز مشاهده می شود (که ظاهرا به واسطه مهاجرت- الکترونیکی، چاپ ضعیف یا غیره) می باشد که خود سبب بروز مقاومت درون خطی در داخل سیم گردیده که این مورد نیز سبب افزایش زمان های افت و خیز خواهد شد. احتمالات چنین نقص هایی با توجه به کوچک سازی شدید هندسه های ترانزیستور، ولتاژ ورودی و افزایش ضروریات فرکانس کاری بیشتر می شود. طراحی مدارهای قدرتمند با توجه به وجود تعداد زیادی از نقص های مربوط به زمانبندی، open/short، جهت حاصل آوردن یک بازدهی مدنظر به عنوان یک پدیده چالش برانگیز مطرح می باشد. یکی از تکنیک های محتمل فایق آمدن بر نقص های تاخیر اندک، افزایش ولتاژ ورودی یا کاهش فرکانس کاری می باشد. با این وجود، چنین موردی ممکن است سبب افزایش میزان مصرف برق یا کاهش عملکرد تراشه شود و سبب گردد تا دیگر تراشه مدنظر ارزش چندانی جهت ارسال به بازار نداشته باشد. به علاوه، با توجه به نقص های بزرگ زمان بندی / باز / کوتاه، چنین تکنیک هایی را نمی توان اعمال داشت.

در گذشته چندین تکنیک هوشمندانه جهت تحمل نقص های مربوط به تاخیر پیشنهاد شده است. در مرجع [۱]، نویسنده ها اقدام به منفک سازی مسیرهای حیاتی مدارهای  منطقی تصادفی نموده و احتمال فعال سازی آنها از طریق ساخت یا سایز بندی مناسب را کاهش دادند. در صورتی که یک تراشه از مشکل زمانبندی در مسیرهای حیاتی خود در رنج  باشند، خروجی در دو- سیکل ساعت مورد ارزیابی قرار می گیرد. چنین موردی سبب خواهد شد تا بازدهی بالا حاصل آمده و فرکانس ساعت بر حسب مورد مجاز تنها به بهای تنزل اندکی در عملکرد کلی سیستم به دست آید. با این وجود، چنین موردی نقص تاخیر زیاد و سناریوهای کلی مدل خطا، که در این مقاله مورد بررسی قرار می گیرند، را مخاطب نمی سازند. در مرجع [۲]، نویسندگان یک جمع کننده Kogge-Stone مانده – با تحمل را پیشنهاد نمودند. ایده مربوطه اضافه نمودن یک مرحله Han- Carlson (HC) اضافه می باشد که قابلیت محاسبه بیت های زوج و بیت های فرد (یا بالعکس) برای جمع کننده های دارای نقص را خواهد داشت. بنابراین، خطاهای مانده با تحمل با توجه به بهای سربار مساحت/ تاخیر (به واسطه مرحله HC و مولتی پلکسرها/ تسهیم کننده ها) تحمل می شوند. تکنیک های افزونگی چهار برابر [۳] و افزونگی مدولار سه برابر [۴]،  نیز به منظور تشخیص و تصحیح خطاها، به بهای سربار زیاد مساحت پیشنهاد شده اند.

در این مقاله، ما از طریق اتخاذ یک رویه متفاوت نسبت به حصول تحمل خرابی اقدام نمودیم. بر این مبنا ما از افزونگی فضایی ذاتی که در مدارهای دارای سرعت بالا نظیر Kogge-Stone وجود دارد به روشی موثر و کارا بهره گرفته تا آنکه قابلیت تحمل هر نوع عیب را داشته باشیم. تکنیک ما بر مبنای این حقیقت استوار است که اعداد نقلی زوج و فرد به صورت دو به دو ناسازگار می باشند. بنابراین، هر نوع عیب در بیت های زوج تنها  قادر  به  خراب  نمودن  خروجی های  جمع  زوج  می باشد، در حالیکه جمع های فرد به صورت درست محاسبه می شوند (و بالعکس). به طور مثال در یک KSA 4بیتی، یک نقص در بیت ۱ ممکن است سبب بروز خطاها تنها در  Sum₁  و  Sum₃ شود. دیگر خروجی های Sum (یعنی Sum₀ و Sum₂) به صورت موازی محاسبه شده و بدون خطا خواهند بود. جهت بهره گیری موثر از ویژگی KSA فوق با توجه به وجود نقص ها، ما سربار اندکی را در این جمع کننده در طی زمان طراحی اضافه نمودیم. بر این مبنا جمع کننده مذکور دارای عملکرد طبیعی (در سیکل واحد ساعت)، در صورتی که پس از تست تولید بدون عیب باشد، خواهد بود. با این وجود، در صورتی که این جمع کننده معیوب باشد، عمل جمع در دو سیکل ساعت انجام می شود. در سیکل ۱، یکی از مجموعه های صحیح  بیت ها (زوج یا فرد) محاسبه شده و در ریجسترهای خروجی ذخیره می شود. در سیکل ۲ عملوندها به میزان یک شیفت جابجا شده و مجموعه های  باقیمانده بیت ها  (فرد یا زوج)  محاسبه و ذخیره می شوند. این  امر به ما  اجازه  می دهد تا نسبت به تحمل هر نوع نقص، به بهای تنزل عملکرد کلی، به واسطه کمون افزایش یافته عملیات اقدام نماییم، و در عین حال قابلیت حفظ فرکانس و بازده مجاز مرتبط را  نیز داشته باشیم. جمع کننده های بدون عیب، بدون هیچگونه تنزل عملکرد سیستم، به فعالیت می پردازند. جهت بحداقل رسانی اتلاف عملکرد، ما نسبت به برنامه ریزی جمع کننده معیوب به صورت موردی از طریق تکنیک های میکرو معماری مناسب اقدام می نماییم. نمودار کلی در شکل ۱ (الف) نشان داده شده است. توجه داشته باشید که در تحقیق جاری ما این تست و رویه تشخیص خطاها را مدنظر نداریم، بلکه این مورد به عنوان بخش لاینفکی از روش شناسی تحمل کلی خطا می باشد.

همان گونه که از مباحث فوق آشکار است، تکنیک پیشنهادی نیازمند اضافه نمودن مولتی پلکسرها در ورودی ها و خروجی ها جهت جابجا نمودن عملوندها و ذخیره سازی خروجی صحیح می باشد. در این مقاله، ما اقدام به استفاده مجدد از مولتی پلکسر هایی می نماییم که در فلاپ ها ی اسکن جهت کاهش سربار مساحت برای شیفت حضور داشته اند. ذخیره سازی خروجی های جمع بیت زوج/ فرد نیز همچنین تحت کنترل مولتی پلکسرهای خروجی می باشد (که خود حاصل آمده از فلاپ های اسکن می باشند). چنین موردی به صورت تفصیلی در بخش ۳ مورد بحث قرار می گیرد.

یک جمع کننده Kogge-Stone

۲- تاثیر خطاها بر روی KSA

جمع کننده های  Kogge-Stone به عنوان گزینه های مطلوب در زمینه طراحی ALU پر سرعت به شمار می آیند که علت آن عملیات سریع تر، ساختار متعارف تر و بارگذاری متوازن در گره های داخلی در مقایسه با دیگر جمع کننده های درخت خلوت می باشد. در این بخش، ما در ابتدا به صورت مختصر رویه های طراحی، اجرا و خواص کلی KSA، که در ارتباط با نقطه نظر تحمل خطا می باشد، را مورد بررسی قرار می دهیم. متعاقبا، بر روی تاثیر خطاها در محاسبات سطح متوسط و تاثیر آنها بر تولید جمع (Sum) تمرکز خواهیم نمود.

الف. ساختار پایه KSA

KSA متعلق به سریعترین خانواده جمع کننده های پیشوندی موازی با پیچیدگی log₂N می باشد (که در آن N پهنای جمع کننده است) بدان معنا که عمل جمع را می توان در مراحل log₂N انجام داد. ساختار اصلی ۸ بیتی Kogge-Stone [7] در شکل ۲ (الف) نشان داده شده است. این سیستم بر مبنای اصل انتشار بلوک (p) و تولید بلوک (g) عمل می نماید[۸]. انتشار بلوک مشخص کننده این موضوع می باشد که آیا عدد نقلی ورودی قابلیت انتشار در امتداد بلوک بیت ها را خواهد داشت یا خیر. تولید بلوک نیز مشخص کننده آن می باشد که ایا بلوک بیت ها قابلیت تولید یک عدد نقلی را خواهد داشت یا خیر. در صورتی که a و b به عنوان عملوندهای ورودی جمع کننده باشند، انتشار/ تولید و عدد نقلی ورودی (C_i)/ عدد نقلی خروجی (C_i+1) به شرح ذیل خواهند بود:

ب. خطاها در اسکریپت انتشار

یک خطای مانده – در ۰ در بخش انتشار ممکن است از انتشار عدد نقلی به خروجی جلوگیری به عمل آورد. از طرف دیگر، یک خطای مانده – در ۱ ممکن است به صورت نامطلوب اقدام به انتشار این عدد نقلی و به هنگامی نماید که می بایست این عدد نقلی را از بین ببرد. در هر دو موقعیت، محاسبه غلط در خروجی جمع پدیدار می شود. به طور مثال جهت مشاهده تاثیر خطاها در سیگنال های انتشار اجازه دهید تا یک KSA 8 بیتی (شکل ۲(الف)) را مد نظر قرار دهیم:

ج. خطاها در اسکریپت تولید

مشابه با خطاها در اسکریپت انتشار، خطای مانده – در ۰ در اسکریپت تولید ممکن است سبب بازداشتن یک رقم نقلی از تولید شدن گردد،  در حالی که یک خطای مانده – در ۱ ممکن است به صورت نامطلوب یک عدد نقلی سطح میانی را تولید نماید. دیگر انواع خطاها (همانند کاملا کوتاه/ باز) به صورت متفاوت آشکار می شوند. به طور مثال، در KSA 8 بیتی (شکل ۲(الف))، خروجی های نقلی C₅, C₆و C₇ به شرح ذیل بیان می گردند:

یک جمع کننده Kogge-Stone

۳- تحمل خطای KSA

در این بخش، ما نسبت به تشریح تحمل خطای جمع کننده Kogge-Stone با توجه به نتایج شبیه سازی به شرح ذیل اقدام می نماییم.

الف. ساختار جمع کننده Kogge-Stone با قابلیت تحمل خطا

ساختار کلی برای یک جمع کننده تحمل خطای ۸ بیتی و مثال مربوط به آن در شکل ۴ نشان داده شده است. این مورد را می توان مشاهده نمود که مولفه های ذیل برای تحمل خطا مورد نیاز هستند:

مولتی پلکسرها در ورودی ها: مولتی پلکسرها در نواحی ورودی برای جابجایی عملوندها به سمت چپ به میزان یک بیت در طی سیکل دوم (برای جمع کننده معیوب) مورد نیاز خواهند بود. ما مشاهده می نماییم که فیلپ فلاپ های اسکن [۹] برای اهداف مربوط به آزمایش ایجاد شده که در آن الگوهای آزمایش به صورت ترتیبی در مود تست جابجا شده اند، که برای مدار تحت آزمایش به کار گرفته شده و واکنش های آن نیز جهت حاصل آوردن پوشش خطای مورد نظر تحت بررسی قرارگرفته اند. این فلاپ های اسکن سبب بهره گیری از مولتی پلکسر در ورودی – D  شده تا داده های آزمایشی یا داده های معمولی (برمبنای سیگنال با قابلیت شیفتاسکن) زمان بندی شوند. در این تحقیق، ما از این مولتی پلکسرها برای شیفت دادن عملوندها استفاده نموده ایم. برای این کار از پارامتر ORing نمودن سیگنال با قابلیت شیفتاسکن با عملوند فعال سازی شیفت جهت کنترل مولتی پلکسرهای فلاپ اسکن استفاده شد (شکل ۴).

ب. نتایج شبیه سازی

ما نسبت به پیاده سازی یک KSA 64 بیتی با قابلیت تحمل خطا در Verilog اقدام نمودیم. بر این مبنا اقدام به ترکیب این مدار در کامپایلری تحت عنوان Synopsys Design Compiler [10] با استفاده از فناوری IBM 180 نانومتری نمودیم. جهت ارزیابی سربار به واسطه ویژگی های بازیافت خطا، ما محدودیت های مشابهی را هم برای مدار اسمی و هم مدار پیشنهادی فراهم آوردیم. سربار مساحت کل به میزان ۹/۰ درصد مشخص گردیده و این سربار به واسطه ستون محاسباتی افزوده و منطق مورد نیاز جهت اصلاح زمان بندی ساعت می باشد. سربار عملکرد جمع کننده عاری از خطا (در طی عملیات معمولی) به میزان ۳/۰ درصد مشخص شد، که این مورد در ابتدا بواسطه بار اضافی بر روی شبکه ساعت بوده است.

یک جمع کننده Kogge-Stone

۴- برنامه کاربردی در خط لوله  سوپراسکالر

در بخش آخر، ما جمع کننده Kogge-Stone با قابلیت تحمل خطا را ارائه نمودیم که از دو سیکل ساعت جهت تحمل خطاها استفاده می نماید. در این بخش، ما نسبت به ارائه یک راه حل میکرومعماری جهت به حداقل رسانی خطای کلی، در صورتی که جمع کننده ها در خط لوله سوپراسکالر موجود باشند، اقدام می نماییم. در پردازنده های سوپراسکالر، چندین واحد کاربردی به صورت متعارف وجود دارند (ALUs صحیح، مولتی پلایرها / ضرب کننده های صحیح، ALUs / اعشاری، غیره) که همگی از یک نوع می باشند. یک پردازنده را مدنظر قرار دهید که دارای ALU صحیح معیوب باشد. در این مورد، طراحان می بایست یا اقدام به دور انداختن تراشه معیوب نمایند، یا آنکه اقدام به غیرفعال نمودن واحد کاربردی معیوب نمایند. این گزینه بر روی بازده کلی سیستم تاثیرگذار خواهد بود، مخصوصا به هنگامی که تعداد خطاها افزایش می یابد که ممکن است در فناوری های مقیاس پذیر این مورد قابل انتظار باشد. راه حل دوم، غیر فعال نمودن ALU معیوب، مهمتر و قابل توجه تر می باشد چرا که این راه حل تراشه معیوب را نجات خواهد داد، با این حال احتمال بروز خطاها یا مشکلات کلی در عملکرد سیستم بواسطه وجود ALUs های کمتر نیز در کار خواهد بود.

برای این تحقیق، ما در نظر می گیریم که واحد کاربردی معیوب به عنوان هسته جمع کننده ALU صحیح مدنظر باشد. به جای غیر فعال نمودن کامل جمع کننده معیوب، ما آن را برای محاسبه به کار می بریم، اما در عین حال نسبت به بکارگیری زمان بندی ساعت تطبیقی به منظور اجازه دادن به آن جهت انجام محاسبات در دو سیکل ساعت اقدام می نماییم. در اینجا ما با دو چالش جهت بکارگیری این طرح روبرو هستیم. اولین چالش اطمینان از این موضوع می باشد که غالب دستورالعمل ها به وسیله این واحد کاربردی معیوب اجرا نمی شوند. در اینجا، ما کمترین اولویت را برای این ALU معیوب در نظر می گیریم، به گونه ای که تنها در صورتی از آن استفاده شود که کلیه ALUهای غیر معیوب دیگر در حال استفاده باشند. علاوه براین، ما می بایست این اطمینان را حاصل آوریم که دستورالعمل های وابسته قبل از آنکه جمع کننده معیوب محاسبه خود را به پایان رسانیده باشد فعال / بیدار باش نشده باشند.

یک جمع کننده Kogge-Stone

۵- تحقیقات مرتبط

چندین تکنیک در گذشته جهت تحمل انواع مختلف نقص ها در مدارهای ریاضی و منطقی پیشنهاد شده اند. در مرجع [۱]، نویسندگان نسبت به مجزا سازی مسیرهای حیاتی مدارهای لاجیک تصادفی از طریق کاربرد ترکیبات و اندازه مناسب اقدام نمودند. در صورتی که تراشه ای دارای معضلاتی ناشی از بروز مشکل در زمان بندی در مسیرهای حیاتی خود باشد، این خروجی در سیکل های دو ساعته مورد ارزیابی قرار گرفت. چنین موردی اجازه حصول بازده بالا و فرکانس مجاز ساعت تنها با بهای تنزل اندکی از عملکرد کلی سیستم به واسطه عملیات موردی دو سیکل را می دهد. با این وجود، چنین موردی نقص های تاخیری بزرگ یا سناریوی باز/ کوتاه که تحت ملاحظه می باشد را تحت پوشش قرار نمی دهد.

در مرجع [۲]، نویسندگان یک جمع کننده ایستا / مانده با تحمل Kogge-Stone را مدنظر قرار داده اند. ایده مربوطه اضافه نمودن یک مرحله Han-Carlson (HC) فوق العاده می باشد که قابلیت محاسبه بیت های زوج از بیت های فرد (یا بالعکس) برای جمع کننده های معیوب را خواهد داشت. بنابراین، خطاهای ایستایی تنها با بهای سربار مساحت/ تاخیر (به واسطه مرحله HC و مولتی پلکسرها) تحمل می شوند. نویسندگان یک افزایش ۱۶ درصدی در تاخیر، در طی مود اصلاح- خطا، را مشخص نموده اند. در صورت کاربرد در مسیر داده سوپراسکالر، چنین موردی نیازمند ۱۶ درصد کاهش در فرکانس می باشد، که خود متعاقبا سبب کاهش معنی داری در عملکرد کلی سیستم خواهد شد. در حقیقت، تنزل عملکرد کلی که ناشی از عملیات اصلاح خطا در مرجع [۲] می باشد کمتر از از دست رفتن عملکرد کلی سیستم با توجه به موردی است که ممکن است آن را در صورتی مشاهده نماییم که جمع کننده به طور کامل فعال گردد. بنابراین، بکارگیری این مورد [۲]  به طور مستقیم برای یک مسیر داده پرسرعت مشکل می باشد.

تکنیک تحمل خطای متداول، افزونگی پیمانه ای سه گانه (TMR) [4] این مورد را در نظر می گیرد که تنها یک جمع کننده از بین سه جمع کننده ممکن است در یک زمان معیوب باشد. بنابراین، این مورد سه جمع کننده را در نظر گرفته و از یک رای دهنده جهت تولید خروجی حداکثری بهره می جوید. چنین موردی منجر به سربار مساحت/ تاخیر زیادی می شود. جهت اجتناب از این سربار مساحت، پروسه افزونگی مدولار سه گانه زمان به اشتراک گذاشته شده (TSTMR) [12] اقدام به تقسیم نمودن عملوندها (با پهنای N) به سه بخش نموده و از جمع کننده ها با سه اندازه [N/3] جهت محاسبه این رویه استفاده نموده و از یک رای دهنده نیز جهت انتخاب یک مورد از بین سه مورد خروجی بهره مند گردیده است. بنابراین کل مورد اضافه نیازمند سه سیکل ساعت می باشد. از آنجایی که پهناهای عملوند غالبا قابل تقسیم به چهار می باشد، Quaternary (QTR) [3]، جمع کننده، جهت بکارگیری این حقیقت و ارتقای سربار مساحت/ تاخیر در مقایسه با TSTMR پیشنهاد شده است. در این تکنیک عملوندها به ۴ تقسیم شده و یک ربع آن به میزان سه بار با یک رای دهنده عمده نمونه سازی می شود. کل محاسبه در چهار سیکل ساعت انجام می گردد. توجه شود که کلیه تکنیک های فوق (همانند TMR, TSTMR و QTR) جزء تکنیک های تشخیص/ تصحیح همزمان خطا به شمار می آیند.

یک جمع کننده Kogge-Stone

۶- نتیجه گیری

نقص ها می توانند به میزان قابل توجهی بر روی بازده طراحی مرتبط با عملکرد سطح بالا تاثیر گذار باشند. با در نظرگیری رویه های مقیاس بندی / کوچک سازی و محدودیت های لیتوگرافی، تعداد زیادی از نقص ها را می توان مشاهده نمود که خود را تحت مواردی چون مانده در صفر/ مانده در ۱-، یا نقص های باز / کوتاه نشان می دهند. از این رو، جهت ارتقای بازدهی ما تکنیک خاصی را جهت بکارگیری و بهره گیری از افزونگی فضایی ذاتی که در مدارهای دارای سرعت بالا موجود می باشند به کار گرفتیم تا آنکه قابلیت تحمل هر نوع خطا وجود داشته باشد. ما این فناوری را برای جمع کننده Kogge-Stone نیز به کار می گیریم تا آنکه حتی با وجود خطاها قابلیت اعمال تحمل خطا حاصل آید. جمع کننده معیوب در دو سیکل ساعت عمل می نماید (به جای یک سیکل ساعت) تا آنکه قابلیت تکمیل محاسبه جمع صحیح را داشته باشد. نتایج نشان دهنده آن هستند که تکنیک پیشنهادی دارای سربار بسیار اندکی بر حسب مساحت و تاخیر می باشد. چنین موردی را می توان جهت تحمل هر تعداد از خطاها، تا زمانی که آنها به هر یک از بیت های زوج یا فرد، با مساحت اندک و سربار عملکرد اندک محدود باشند، به کار گرفت. در این راستا ما یک راه حل میکرومعماری را پیشنهاد نمودیم تا قابلیت بهره گیری از جمع کننده معیوب به صورت موثر در یک خط لوله سوپراسکالر به وجود آمده و علاوه براین شرایط تنزل عملکرد سیستمی نیز (به واسطه عملیات دو سیکلی) به حداقل رسد. این تکنیک را همچنین می توان به جمع کننده های درخت خلوت دیگر نیز تعمیم داد، که در آنها نقص ها را می توان در عملیات، از طریق پذیرش یک سیکل (برای جمع کننده های بدون عیب) و N– سیکل (برای جمع کننده معیوب) تحمل نمود (جاییکه N>=2 صادق خواهد بود).

یک جمع کننده Kogge-Stone